满分：120分 时间：90分钟一、单选题（每题3分，共30分）1. 在ASIC设计流程中，逻辑综合（Logic Synthesis）的主要任务是将（ ）A. 门级网表转换为晶体管级电路B. RTL代码转换为门级网表C. 门级网表转换为物理版图D. 行为级模型转换为RTL代码答案：B解析：逻辑综合是将寄存器传输级（RTL）的Verilog/VHDL代码，通过综合工具（如Design Compiler、Genus）转换为由标准单元组成的门级网表的过程。这是连接前端设计与后端物理实现的关键步骤。DC综合流程是沐曦面试高频考点。2. 时钟周期为10ns，组合逻辑延迟为7ns，触发器的Tck-q为0.5ns，Tsetup为0.5ns，则建立时间余量（Setup Slack）为（ ）A. 2.0nsB. 2.5nsC. 3.0nsD. 1.5ns答案：A解析：建立时间检查公式：Slack = T周期 - (Tck-q + T组合逻辑 + Tsetup) = 10 - (0.5 + 7 + 0.5) = 10 - 8 = 2.0ns。正值表示满足时序要求。STA分析计算是沐曦笔试必考题。